Limitation of cascaded dynamic logic and solution

 

Limitation of cascaded dynamic logic and solution

 

In dynamic logic, a retardant arises when cascading one gate to subsequent. The precharge “1” state of the primary gate may cause the second gate(N2) to discharge prematurely before the primary gate(N1) has reached its correct state. But N1 uses up the “precharge” of the second gate(N2), which can’t be restored until the subsequent clock cycle.

Can not simply cascade dynamic CMOS logic gates without preventing unwanted bleeding of charge from pre-charged nodes.

Possible Solutions of cascaded dynamic logic limitation:
– Two-phase clocks
– Use of inverters to create Domino Logic
– NP Domino Logic
– Zipper/NORA logic

Limitation of cascaded dynamic logic and solution

গতিশীল যুক্তিতে, একটি সমস্যা দেখা দেয় যখন একটি গেট পরের গেটের সাথে ক্যাসকেড করে। প্রথম গেটের প্রিচার্জ “1” অবস্থা প্রথম গেটের(N1) সঠিক অবস্থায় পৌঁছানোর আগেই দ্বিতীয় গেটটির(N2) ডিসচার্জ শুরু হয় ।আর ডাইনামিক লজিক দ্বিতীয় গেটের(N2) “প্রিচার্জ” ব্যবহার করে কাজ করে, যা পরবর্তী ক্লক সাইকেল পর্যন্ত পুনরুদ্ধার করা যাবে না

প্রি-চার্জড নোড থেকে চার্জের অবাঞ্ছিত ক্ষয় রোধ না করে কেবল ডায়নামিক CMOS লজিক গেটগুলিকে ক্যাসকেড করা যাবে না।

 

ক্যাসকেড ডায়নামিক লজিক সীমাবদ্ধতার সম্ভাব্য সমাধান:

- দুই ফেজ ক্লোক ব্যবহার
- ডমিনো লজিক তৈরি করতে ইনভার্টার ব্যবহার
- NP ডমিনো লজিক
- জিপার/নোরা যুক্তি